FPGA数字信号处理：通信类I/Q信号及产生

FPGA数字信号处理：通信类I/Q信号及产生

各位好，宁夏的李治廷先生再次与各位大侠见面。今天，我将向大家介绍FPGA在数字信号处理中的应用，重点放在通信类的I/Q信号及其产生机制。

欢迎各位大侠一起切磋交流，共同进步。话不多说，上货。

I/Q原理及优势

对于通信相关专业的学生，尤其是光纤通信方向和射频方向的同学们而言，通信信号处理是基础课程。在信号处理过程中，输入信号会被分解为两个正交分量（I路和Q路），这一过程被称为正交调制。射频信号的处理通常采用将低频基带信号搬移到高频载波频率上进行传输的方法。传统的处理方法是利用乘法器，将信号与载波进行相乘运算，从而实现频谱的搬移。

cos(a)*cos(b)=1/2[cos(a+b)-cos(a-b)]

但是，这会引入两个额外的信号频率。通常情况下，信号越纯净，对后续的插值、滤波和解调操作越有利。然而，在滤波过程中，很难实现对另一个频率的有效滤除，这不仅增加了频带宽度，还浪费了宝贵的资源。因此，I/Q正交调制技术在通信系统中得到了广泛应用。

Cos(a-b)=cos(a)*cos(b)+sin(a)*sin(b)

并且，采用I/Q双路信号可以减少采样率，使得信号能够以复数形式z=a+bi表示，同时降低了每个支路的采样率，从而降低了对ADC芯片的要求，从而降低了开发成本和最终产品的成本，同时有效地保持了原始信号的相位信息。

FPGA中利用IP核实现I/Q信号的产生

Quartus支持一个名为DDIO IP的IP核，能够接收高速ADC输入的数据并将其分离为I/Q两路信号。此外，该方法相较于在数据处理时采用数据截位生成I/Q两路数据，更为高效。

DDIO IP核（双倍数据速率IO）

采用双数据率输入接口（DDIO）技术，IP核在逻辑单元（LE）中配置DDR寄存器功能。在本设计中，通过DDIO_IN实现一个专用的DDR输入接口。该IP将在参考时钟的上升沿和下降沿捕获数据信号，通过时钟域锁存器机制，实现数据捕获后时钟速率提升一倍。

当ADC采用14位时，数据总线宽度设定为14bits，并且实现了异步清零功能且未启用数据使能端口。此时，数据的第一个bit将在输入时钟下降沿时被采集，而如果选择数据使能端口，则在输入时钟上升沿时进行数据采集。

使用DDIO IP时需要注意OE信号处于低有效状态，然而QuartusII软件在输出前自动添加一个反相器，以实现OE信号在高电平状态下保持有效。如果需要调整，可以将OE信号恢复为低电平有效。

一种常用的技术手段用于实现DDIO IP在通信中的应用，具有高速度和高精度的特点。这些信号能够直接传输至数字下变频（DDC）模块进行处理，操作简便且效率高。

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完

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