数字信号处理——多速率信号处理（2）
本文主要介绍了数字信号处理中的抽取、内插等基本处理过程，并结合MATLAB仿真直观展示了三种处理效果及频谱结构的变化。此外，文章详细探讨了基于FPGA的硬件实现结构，并提出了通过优化抽取和内插操作顺序以降低数据速率的关键恒等式。特别是针对多相滤波器的部分，文章阐述了其与基2 DIT-FFT思想的相似性，并通过实际例子展示了其在低处理速度下的高效性。这些内容为后续的具体工程设计提供了重要参考。
目录
引言
恒等式
第一恒等式
第二恒等式
第三恒等式
第四恒等式
第五恒等式
第六恒等式
多相滤波器
参考说明
引言
上篇博文中重点阐述了信号抽取、内插以及分数倍采样率变换等基本步骤，并通过MATLAB仿真展示了这三种方法的具体表现及频谱结构变化的过程。
前期文章直达链接：...数字信号处理——多速率信号处理（1）
本文在此基础上深入介绍其基于FPGA的硬件架构设计
恒等式
第一恒等式
将乘加运算置于抽取操作前后均能达到相同的效果。值得注意的是，在抽取操作之前产生的大量结果往往存在冗余性，因此将抽取操作安排在乘加运算之前能够有效缓解后续计算的压力。提及乘加运算是由于数字信号处理中绝大多数算法都采用了乘加结构。
第二恒等式
下面以举例的形式解释：
第三恒等式
此恒等式是第二恒等式的扩展，下面通过公式推导的方式进行证明：
抽取的传输函数求解：
后面3个恒等式与前面3个都类似。都是针对内插运算的。
第四恒等式
乘法运算和内插操作可以前后置换。
第五恒等式
第六恒等式
这六个恒等式在抽取器/内插器结构上的改进具有重要意义。鉴于我们的目标是以最低数据速率实现信号处理/运算，在FPGA设计中遵循这一原则：先进行抽取操作再进行内插操作。
下面以4抽头抽取器的运算结构简化过程进行说明。
传统的横向滤波结构如下：
该滤波器架构在前一级乘加环节展现出较高的计算速度。然而实际上有D-1个乘加操作的结果均未被后续抽取环节所采纳即被视为无意义地浪费了计算资源。基于此依据第一恒等式我们对上述设计进行了优化与改进：
当滤波器的系数呈现对称特性时（如偶数对称为例），我们可以进一步优化该结构。
按照4-6恒等式对内插器的硬件架构进行优化也是可行的方案之一。这里就不展开了。
多相滤波器
多相滤波器的概念与基2 DIT-FFT的思想具有类似的特性，在其架构中，滤波器的系数被通过将奇偶索引号分开来进行拆分。
多相分解技术可以很好地实现低处理速度下的抽取滤波和插值滤波。
以12抽头FIR滤波器为例进行说明：
而已经分为奇偶两部分的两个滤波器还可以分别进行奇偶划分,从而能够形成四部分的滤波器
下面以抽取倍数为4的抽取器为例，介绍其多相滤波结构：
常规：
根据1、3恒等式，将抽取前置：
后面博文将创建具体的工程进行FPGA 的设计、仿真。给出设计、仿真源码。
参考说明
【1】高亚军.基于FPGA 的数字信号处理.