数字电路基础与Quartus入门
配置正式版或免费试用版本的Quartus系列软件，并选择较早版本的Quartus-II系列软件，同时配置相关的仿真工具
配置正式版或免费试用版本的Quartus系列软件，并选择较早版本的Quartus-II系列软件（如 Quatris II 13），同时配置相关的仿真工具
2.1 Quartus-II的下载
下载后得到：QuartusSetup13.1.0.162.rar
2.2 Quartus-II的安装
1.解压QuartusSetup-13.1.0.162.rar后，得到可执行文件QuartusSetup-13.1.0.162.exe
2.next
更改安装路径，最好安到D盘
安装
二.Modelsim SE版本安装
3.1 Modelsim SE的下载
官网下载
3.2 Modelsim SE的安装
点击此文件安装
选择安装路径，然后next
出现下面界面时，点击No,安装就完成了
2. 通过Quartus软件利用基本逻辑单元实现一个D触发器，并完成仿真过程及时序分析；
1.1 根据项目需求搭建工程结构。
选择芯片EP4CE10F17C8，Next
Finish
1.2门电路设计D触发器
File->New
双击空白处，在Name处输入nand2，点击OK
一共需要四个与非门nand2，一个非门not
连好电路图
保存并编译
编译后，用Tools->Netlist->RTL Viewer，可以看到下面硬件电路图
1.3 创建VWF文件：时序仿真
创建VWF文件
Edit->Insert->Insert Node or Bus，选择Node Finder
插入Node 和 Bus
点击OK后得到一个波形图
编辑输入Clk，产生时钟信号
鼠标选择D，Q信号Q_n,，进行编辑
点击仿真
在Quartus中使用该D触发器电路完成仿真运行，并对时序波形进行详细分析；将其结果与方案2进行对比。
新建文件夹、新建工程同2相同
1.直接调用D触发器
新建Block Diagram，输入dff
连好电路图
保存编译
Tools->Netlist->RTL Viewer
创建VWF文件：时序仿真同2‘
4. 在 Quartus 中用Verilog语言写一个D触发器，进行仿真验证，与3做比较；
新建文件夹、新建工程同2相同
- 进行代码编写
第一步配置为File菜单下的新建选项设置为Verilog HDL文件，在编辑器窗口中心区域输入以下 Verilog HDL 代码
module flip-flop
(
input clk, /* 50 MHz clock source /
input rst_n, / synchronous reset in negative logic /
input a,
output reg y / output register y */
);
always @ (posedge clk or negedge rst_n) begin
if (rst_n == 1'b0)
y <= 1'b0 ;
else
y <= a ;
end
endmodule
2.编译
Tools->Netlist->RTL Viewer综合电路
3.创建VWF文件：时序仿真同2
在File菜单中选择New选项并新建一个Verilog HDL文件，在其中创建一个测试基准（testbench）电路，并利用仿真工具观察触发器的工作波形。代码如下
module TB();
reg sys_clk;
reg sys_rst_n;
reg a;
wire y;
initial begin
sys_clk = 1'b0;
sys_rst_n = 1'b0;
// 初始化 a 为 0
a = 1'b0;
#200
sys_rst_n = 1'b1;
#100
// 让 a 为 1
a = 1'b1;
#60
// 让 a 为 0
a = 1'b0;
end
always #10 sys_clk = ~sys_clk;
flow_flop u_flow_flop(
.clk (sys_clk ),
.rst_n (sys_rst_n),
.a (a ) ,
.y (y )
);
endmodule
4.时序仿真
