期末复习【Verilog】

    `timescale  1ns /1ps
    module sequence_tb;　　  
    	reg      [3:0]     q_out; 
    	parameter  sample_period = 4; 
    	parameter  queue_num  = 2; 
    	initial     
    		begin 
    			q_out  = 0; 
    			repeat(queue_num)       
    				begin  
    				#  sample_period  q_out = 1; 
    				#  sample_period  q_out = 2;
    				#  sample_period  q_out = 3;        
    				#  sample_period  q_out = 5;        
    				#  sample_period  q_out = 7;        
    				#  sample_period  q_out = 11;        
    				#  sample_period  q_out = 13;       
    				end     
    		end　    
    endmodule

    module clk1(clk); 
    	output clk; 
    	parameter clk_period = 10; 
    	reg clk; 
    	initial 
    		begin    
    			clk = 0;    
    			forever   #(clk_period/2)  clk = ~clk; 
    		end
    endmodule

    module clk2(clk); 
    	output clk; 
    	parameter clk_period = 10; 
    	reg clk; 
    	initial	clk = 0; 
    	always 
    		# (clk_period/2)   clk = ~clk;
    endmodule

    module Duty_Cycle(clk); 
    	output clk; 
    	parameter High_time=5,Low_time=20;                                      
    	//占空比为High_time/(High_time+Low_time) 
    	reg clk; 
    	always               
    		begin                 
    			clk=1;                  
    			#High_time;                 
    			clk=0;                 
    			#Low_time;         
    		end
    endmodule

    `timescale 10ns/1ns
    module  delay_tb; 
    	reg  set; 
    	parameter  d=1.55; 
    	initial   
    		begin 
    			#d set=0; 
    			#d set=1;   
    		end
    endmodule

    `timescale 10ns/100ps
    module  delay_tb; 
    	reg  set; 
    	parameter  d=1.55; 
    	initial   
    		begin 
    			#d set=0; 
    			#d set=1;   
    		end
    endmodule

    initial     
    	begin
    	ram[0]=16’h0000;
        ram[1]=16’h0000;
        ram[2]=16’h0000;
        ram[3]=16’h0000;
    end

    HDL:是一种高级程序设计语言，通过对数字电路和系统的语言描述，
    	可以对数字集成电路进行设计和验证
    EDA：一些公司提供功能强大的电子设计自动化工具
    FPGA：现场可编程门阵列
    IP核：具有知识产权核的集成电路芯核的总称
    RTL：数字电路设计和代码编码阶段

    共同特点
    各自特点 
    	Verilog HDL：可以描述系统级 算法级 寄存器传输级 门级 开关级电路
    	VHDL：不具备开关级电路描述能力
    	图1.4-1 Verilog HDL和VHDL建模能力比较

    第一，可以用较少的语句描述较为复杂的电路
    第二，Verilog HDL 具有极为灵活的可扩展特性

    图1.8-1 数字集成电路设计流程 
    第一阶段：系统设计阶段（总体方案 系统建模）
    第二阶段：数字电路设计和代码编写阶段，即RTL代码编写阶段		√
    第三阶段：电路验证阶段（功能验证 时序验证）			√
    第四阶段：集成电路的后端设计阶段

1.2 注释符
    	多行注释不允许嵌套，但是单行注释可以嵌套在多行注释中
    2.1.3 标识符
    	任意一组字母、数字、$符号和_(下划线)的组合
    	字母区分大小写，并且第一个字符必须是字母或下划线
    2.1.4 关键字
    	所有关键字都是小写的
    	例如，ALWAYS不是关键字，它只是标识符，与always（关键字）是不同的。
    2.1.5 数值
    	四种基本的逻辑数值状态
    	表 2.1-2 四值电平逻辑
    	1. 整数及其表示
    	注意：
    	（1）下划线分开
    	（2）当数字没有说明位宽时，默认为32位
    	（5）定义位宽和实际位宽
    	（6）?

2.1 物理数据类型
    1.连线型
    	表2.2-2 连线型数据类型及其功能说明
    	trireg 线网 具有电荷保持特性的连线型（特例） 
    	连线型	默认的驱动强度(strong1,strong0) p35
    	trireg 	默认的电荷强度为medium
    2. 寄存器型
    	reg和wire型区别：
    		reg型数据保持最后一次的赋值，
    		wire型数据需要有持续的驱动
    2.2.2 连线型和寄存器型数据类型的说明
    	缺省的连线型数据的默认类型为1位（标量）wire类型
    2.2.3 存储器型
    声明格式
    	reg 位宽 变量名称列表 个数
    例2.2-3
    例2.2-4
    2.2.4 抽象数据类型
    1.整型
    	整型数据域32位寄存器数据在实际意义上相同
    2.时间型
    3.实型
    4.参数型

    表2.3-1 Verilog HDL中的运算符和优先级
    2.3.1 算术运算符（+ - * / %）
    	注意问题：	（1）算后运算结果的位宽。最长的操作数决定。
    2.3.2 关系运算符（> < >= <=）
    	0 1 x
    2.3.3  相等关系运算符（== != === !==）
    	1 0 x 逻辑等式运算符 case等式运算符
    	表2.3-2
    例2.3-4
    2.3.4 逻辑运算符（&& || !）
    	0 1 x
    	0&&x=0 1||x=1
    2.3.5 按位运算符（~ & | ^ ^~）
    按右端对齐 高位0补齐 位宽较大者
    例2.3-5
    2.3.6 归约运算符（& | ^）
    	单目运算符 缩位运算符 产生1位逻辑值
    	运输过程：从低到高
    	例2.3-6
    2.3.7 移位运算符（<< >>）
    2.3.8 条件运算符（?:）
    	1 0 x
    表2.3-7 条件表达式为不定态时的结果产生规则
    	0-0=0 1-1=1 其余-其余=x
    例2.3-8
    2.3.9 连接和复制运算符（{} {{}}）
    例2.3-9

4.1 模块的基本概念
    图2.4-1 基本的模块结构组成
    	（1）模块的开始与结束
    	（2）模块端口定义
    	（3）模块数据类型说明
    	（4）模块逻辑功能描述
    例2.4-1
    2.4.2 端口
    定义
    引用方式

显式连续赋值语句
    assign
    2.隐式连续赋值语句
    例3.1-1
    例3.1-2
    3.注意事项

    表3.2-1 Verilog HDL 行为描述语句及其可综合性
    3.2.1 过程语句
    1.initial过程语句：同时从0时刻开始并行执行
    2.always 过程语句：只要满足always后面的敏感时间列表，就执行语句块
    	边沿敏感型 posedge negedge
    	电平敏感型
    3.注意事项
    	过程语句中，被赋值信号必须定义为reg类型	
    例3.2-x
    
    3.2.2 语句块
    1.串行语句块
    	begin end：依据块中的排列次序逐条执行 延迟时间是相对于前一条语句执行结束的相对时间
    2.并行语句块
    	fork join：同时开始执行
    例3.2-6
    表3.2-2 串行语句块和并行语句块对比
    
    3.2.3 过程赋值语句
    1.阻塞赋值语句（=）
    2.非阻塞赋值语句（<=）
    例3.2-7
    
    × 3.2.4 过程连续赋值语句
    
    3.2.5 条件分支语句
    1.if语句
    2.case语句
    锁存器
    例3.2-14
    casex casez
    表3.2-4
    
    3.2.6 循环语句
    1.forever语句
    	initial过程语句中
    2.repeat语句
    3.while语句
    4.for语句
    例3.2-19

3.1 模块级建模
    例3.3-1
    
    3.3.2 门级建模
    表3.3-2 Verilog HDL 中常用的内置门级元件
    	特例：not 多输出门
    	
    × 3.3.3 开关级建模

2.1 数字加法去
    4.2.2 数据比较器
    4.2.3 数据选择器
    4.2.4数字编码器
    4.2.5数字译码器
    4.2.6奇偶校验

3.1 触发器
    4.3.2 计数器
    4.3.3 移位寄存器
    4.3.4 序列信号发生器

    图5.5-2 典型的Testbench
    	module 仿真模块名;	//无端口列表
    		各种输入、输出变量定义
    		数据类型说明
    		//其中激励信号定义为reg型
    		//显示信号定义为wire型
    		integer
    		parameter
    		
    		待测试模块调用
    		
    		激励向量定义
    	endmodule
    	
    例5.2-1

9.3 仿真时间标度
    	timescale

    状态机
    交通灯
    存储器